CCD (Charge Coupled Devices)电荷藕合器件是20世纪70年代初发展起来的新型半导体 器件。目前CCD作为光电传感器由于其具有体积小、重量轻、功耗小、工作电压低和抗烧毁 等优点以及在分辨率、动态范围、灵敏度、实时传输、自扫描等特性，广泛地应用于摄像 材、气象、航天航空、军事、医疗以及工业检测等众多领域。
我们需要对CCD相机所获取的大量高速图像数据进行采集、存储，以便做后续处理和应 用，而进行这一系列处理之前，目标的获取及所获的质量关系到调试整个相机 系统的关键。在调试相机系统时，由于调试的系统总有一些不完善的因素，同时又因为多次 的调试也会增加CCD芯片的风险成本，尤其对于比较昂贵的CCD芯片，调试中如若经常使用将 会带来损坏的风险，因此在调试过程中对CCD芯片输出的分析和模拟就成为一项极其重 要的工作。本文设计了一种基于CPLD的可编程宽频、高精度CCD福海干式变压器。充分利用CPLD 的可编程性，模拟出CCD在各种复杂环境下的采集，同时满足系统对波形和时序的要求， 输出频率达到11MHz。
一个 CCD 的输出序列由复位脉冲开始，当FET 开关闭合时，图1 中的传感器电容上的电压为初始的参考电压值，这个参考电压值被称为复位馈通电平。经过一定的馈通延迟时 间后，这个电压值降低，成为真正的复位电平。此时，FET 开关打开，则像素电荷被转移到 这个电容上，相应的改变了电容上的电压值。这个电压值就是参考电平、像素电平以及一些 噪声叠加而成的。当CCD 开始工作读取有效时，输出在每个复位的上升沿时复 位，即在输出上出现复位干扰脉冲1,然后回到参考电平2，开始读取积分得来的是像元 3。实际像素宽度为3 的宽度，1、2、3 的宽度和为一个像素周期，每个像素的幅 度为2 和3 的高度差，这些都是CCD 输出的重要参数。CCD 输出的中包含了较大的 分量。偏置电压是CCD 正常工作所不可缺少的，其值在几伏到十几伏范围内变化， 并且只消耗几毫安以下的电流，很容易由福海干式变压器必要时经电阻或电位器分压以及电容滤波 得到。
整个系统由数字发生模块、数模转换模块和输出处理模块3部分构成。选取CPLD以构成 发生模块，充分利用它的可编程性，构造出CCD在各种复杂环境下的采集数据，同时生 成与数据相匹配的控制，控制下级数模转换模块的工作。数模转换模块接收上级发 送过来的数据和控制，在控制的控制下将数据转换为模拟输出。由于该模块的 转换输出为电流，所以还需要增加一个转换模块将电流转换为系统所需要的电压，同时为了满足系统对精度的要求，还需要增加有源和无源滤波电路模块。系统框图如图2所示，晶振作为CPLD的时钟（clk）输入，其它的均由其产生。
利用 VHDL 语言设计CCD 输出图像和时序控制，输出有模拟出来的数字图 像（10 位并行输出）和时序控制，主要包括：相关双采样，A/D 采样所需时序 脉冲，行、场同步脉冲等。
将模拟的数字经由数模转换器得到模拟，高速的数模转换器件一般都是电流查 分输出，因此需要对输出的模拟进行后续处理。
对由DAC 输出的模拟，通过运放将其转换为电压输出，并进行进一步处理得 到符合要求的CCD 输出。
本设计采用LATTICE公司的ispLSI1032e CPLD，该芯片共有84个引脚，可用门数达6000 个，192个逻辑单元，可单独配置为输入、输出及双向工作方式，64个通用I/O口，其传输延 时为7.5ns，更高工作率高达125MHz,可以满足本设计的要求。该系统要求的输出频率为11MHz的相关双采样形式的CCD，并且对的时序有着严格的要求，选用66MHz的晶振，作为 CPLD的时钟输入。
输出的数字要提供给图像传感器的下一级采样系统，符合一定的时序要求，采样所 需时序脉冲，输出有模拟CCD 输出，相关双采样，故需要A/D 采行同步脉 冲等。发生模块CPLD 部分，我们除了需要产生所有的数字之外，还需要为下一部分的数模转换模块准备好需要的数据和D/A 时钟时序。
在利用 VHDL 语言在isp 环境下编程、仿真、调试，得到几幅模拟灰度图像和行、场同步。输出有数字图像（10 位并行输出），D/A 的时钟(clock1)和写 (wrt)，相关双采样，行、场同步脉冲等。输入时钟(clk)为66MHz，行同步row 用来保证输出像元的同步。
它的输出作为模拟CCD 数据产生和D/A 转换控制模块的时钟输入。模拟CCD 数据产生 模块输出的方波ccdout[9..0]，经过DAC 变换后，生成CCD 的模拟输出。D/A 转 换控制模块生成DAC 的写WR 和时钟CLK，要求D/A 在数据ccdout[9：0]的一个周 期内采样转换高低电平各一次，需要wrt 和clock1 在ccdout[9..0]的高低电平处分别采样, 为保证clock1 与wrt 的相位关系，令wrt 在clk 的上升沿变换，clock1 在clk 的下降沿变换，这样就产生了我们所需要的数据和控制。
本设计实现了采用VHDL硬件编程语言和CPLD产生系统的数据源，包括模拟CCD输出 的模拟产生前的一组数字和用于下一级所需要的的控制时序，保证了系统输出 的速度和相位关系。如图3的仿真波形所示，ccdout[9..0]为模拟的图像，shp、shd为 相关双采样，clock1、wrt为下一级数模转换模块D/A的控制。参考脉冲shp和视频 脉冲shd在一个像元间隔分别采样一次，终输出为采集到的参考电平与视频电平之间 的差值，采用相关双采样技术可以滤除叠加在输出上的复位噪声。
选用DAC2900 作为数模转换器，将模拟的灰度图像经数模转换得到的模拟。DAC2900 是TI公司生产的10 位高速D/A 器件，DAC2900 采用单一福海干式变压器工作，福海干式变压器范围为3.3-5V， DAC2900 是电流输出数模转换器，它提供差分电流输出，可支持单端或查分应用。两个输出 电流的匹配确保在差分输出结构中提高其动态性能，电流输出可直接与输出电阻相接，提供 两个互补的单端电压输出，也可直接输入变压器。
DAC2900的模拟输出可以采取单端输出方式或者差分输出方式。单端输出方式连接 比较简单，但抗噪性能差，所以采取差分输出方式，以尽量减少噪声以及电磁的干扰。
其是采用差分输出方式可以将所有偶次谐波通过正反两个输入基本上互相抵消。
V 为DAC2900内部+1.25V基准电压， SET R 为DAC2900从外部引入的配置电阻值，由公 式（1）可知，可以通过设定该电阻值来调节OUTFS I ,由公式（2）得出，从而可以控制电压OUT V 的大小。本系统SET R 取值为2K ，可以得到20mA的满量程输出。系统要求转换电压范围为 0-500mV，则输出电阻F R 取值为25 ，满足系统要求。利用CADENCE软件实现PCB设计，原 理图如图5所示：
经过上述的数字的生成，数模转换及转换，基本上可以得到所需要的频率为11 MHz 的波形。上叠加了很多的高频噪声，无法满足下级采样系统对低噪声的要求。因此 需要从PCB的布局、布线及器件的配置等多个角度人手，对进行改进，把噪声限制在10 mV 以下，主要从以下三方面来提升系统性能，抑制噪声：
（1）福海干式变压器滤波部分。福海干式变压器噪声的危害更大，通过对福海干式变压器部分增加滤波电路来滤除福海干式变压器 噪声，同时因为大旁路电容可能因谐振而失效，所以在电路板上布置了一些比较小的旁路电 容阵列，CPLD器件的每个供电电压管脚都要外接0.1 ，电容来进行滤波。
（2）由于系统工作在较高的频率，所以要考虑到的完整性问题，即解决的反 射及之间的串扰问题。选取串联端接的方法，并且将匹配电阻尽量靠近发送端。同 时将设计完成的PCB图导入CADENCE软件进行仿真，确定更佳的串联电阻值，实际系统通过串 联匹配电阻后，的过冲和振铃现象得到了有效的消除。
（3）增加模拟一阶有源滤波电路。通过示波器发现生成上叠加有高频噪声，为了 滤除该噪声，选用OPA680放大器构成有源低通滤波电路。通过调节器件参数来改变滤波器的 低通频率范围，大大方便了系统调试，有效的滤除了高频噪声。在接插件管脚增加RC低通滤 波电路，实际证明对提高质量有一定的改善作用。
编译仿真通过后，在顶层用原理图进行综合实现，然后烧入芯片进行实验，并根据实际 运行情况，对设计进行改进。如根据实际器件的延时特性．在设计中某些地方插入适当的延 迟单元以保证各时延一致。本设计完成了CCD 输出仿真,并给出终仿真波形。我们对 设计的福海干式变压器在不同配置数据下的输出进行了测试，的波形和信噪比都完全能 达到系统所要求的性能指标，从而表明该设计方案是行之有效的。
创新点：本文设计了一种基于CPLD的可编程高精度CCD福海干式变压器。充分利用CPLD的可编程性．模拟出满足系统要求的CD，输出频率达到1IMHZ。
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